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fpga ip 文章 最新資訊

基于FPGA的DDS+DPLL跳頻信號源設(shè)計

  • 摘要：針對跳頻通信系統(tǒng)有固有噪聲的特點，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計綜合，提出了一種新型的跳頻信號源。結(jié)果表明，該設(shè)計中DPLL時鐘可達(dá)到12
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FPGA實現(xiàn)復(fù)接與分接系統(tǒng)

  • FPGA實現(xiàn)復(fù)接與分接系統(tǒng),引言　　近年來可編程器件的應(yīng)用日益廣泛，使用較多的是現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA器件性能優(yōu)越，使用方便，成本低廉，投資風(fēng)險小，使用FPGA設(shè)計可以完全根據(jù)設(shè)計者需要開發(fā)ASIC芯片，
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以FPGA為基礎(chǔ)的SoC驗證平臺 自動化電路仿真?zhèn)慑e功

  • 隨著系統(tǒng)芯片(SoC)設(shè)計的體積與復(fù)雜度持續(xù)升高，驗證作業(yè)變成了瓶頸：占了整個SoC研發(fā)過程中70% 的時間。因此，任何能夠降低驗證成本并能更早實現(xiàn)驗證sign-off的方法都是眾人的注目焦點。臺灣工業(yè)技術(shù)研究院 (工研院
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基于FPGA軟核的高速數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 為解決不同性能指標(biāo)數(shù)據(jù)采集系統(tǒng)開發(fā)時間較長的問題，提出了一種將FPGA軟核技術(shù)應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)設(shè)計的方法。系統(tǒng)以Xilinx公司的FPGA為例設(shè)計軟核，使用VHDL語言對軟核進(jìn)行模塊化設(shè)計。介紹了數(shù)據(jù)采集系統(tǒng)的硬件電路、USB固件程序、USB驅(qū)動程序以及LabVIEW上位機(jī)的設(shè)計。該數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)可移植性強(qiáng)，有利于縮短同類型系統(tǒng)設(shè)計研發(fā)周期。
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基于FPGA的高清視頻采集與顯示系統(tǒng)設(shè)計

  • 高清視頻采集與顯示系統(tǒng)設(shè)計近年來，高清網(wǎng)絡(luò)攝像機(jī)席卷視頻監(jiān)控市場，傳統(tǒng)的模擬攝像機(jī)也在尋找新的出路提升圖像質(zhì)量，采用非壓縮方案的高清模擬攝像機(jī)成為首選。一般來說，非壓縮方案的硬件平臺有DSP或ASIC或FPGA。
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如何在FPGA中實現(xiàn)圖像格式轉(zhuǎn)換

  • 　首先由同步視頻輸入MegaCore 功能來處理SDI 視頻數(shù)據(jù)。該功能將同步視頻格式數(shù)據(jù)（ 例如， BT656 或者DVI） 轉(zhuǎn)換為流控制Avalon 流（Avalon-ST） 視頻協(xié)議，實現(xiàn)與數(shù)據(jù)通路后面其他視頻處理功能的鏈接?！　〔捎?/li>
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基于89C55和FPGA的頻率特性測試儀

  • 摘要：為了能夠直接顯示待測網(wǎng)絡(luò)的幅頻相頻特性，設(shè)計了一個以89C55和FPGA構(gòu)成的最小系統(tǒng)為控制核心的頻率特性測試儀。系統(tǒng)基于DDS(直接數(shù)字頻率合成)原理和多周期同步計數(shù)相位測量法，由信號發(fā)生器，被測雙T網(wǎng)絡(luò)，真
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應(yīng)對功耗挑戰(zhàn)：晶體管技術(shù)方案面臨瓶頸

  • 在電費占運營成本 (OPEX) 很大一部分，而運營成本則占總成本約 70% 的情況下，降低功耗對運營商來說已刻不容緩。以前，芯片提供商想辦法通過晶體管和工藝技術(shù)來降低功耗。雖然晶體管是產(chǎn)生功耗的主要原因，但并非唯一因素，而且通過晶體管來降低功耗作用是有限的。
  • 關(guān)鍵字： 賽靈思  FPGA  

FPGA為核心的多功能輸液系統(tǒng)的設(shè)計

  • FPGA為核心的多功能輸液系統(tǒng)的設(shè)計,今朝醫(yī)護(hù)人員一般不能全程陪護(hù)，會給病人和醫(yī)務(wù)人員帶來良多平安隱患和未便。本文設(shè)計了一種集輸液節(jié)制、顯示、報警、語音通信等多種 功能的輸液節(jié)制系統(tǒng)。　　1 系統(tǒng)總體設(shè)計　　輸液監(jiān)控系統(tǒng)原理如圖1所示，包括FP
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手機(jī)設(shè)計集成的關(guān)鍵―IP模塊

  • 手機(jī)設(shè)計集成的關(guān)鍵―IP模塊,模塊化IP結(jié)構(gòu)充分考慮了硬件/軟件設(shè)計、軟件應(yīng)用設(shè)計、以及快速原型的需要，因而便于集成和系統(tǒng)的驗證。本文以現(xiàn)成的無線SoC設(shè)計(如GSM手機(jī))中增加一個復(fù)雜的無線功能，即Bluetooth功能的實例來說明這一原理。Blueto
  • 關(guān)鍵字： IP  模塊  關(guān)鍵  集成  設(shè)計  手機(jī)  

在FPGA中實現(xiàn)圖像格式轉(zhuǎn)換的參考設(shè)計

  • 引言服務(wù)器、交換機(jī)、前端編碼器以及專用演播顯示器等廣播基礎(chǔ)設(shè)備系統(tǒng)支持各種輸入圖像格式，在存儲、...
  • 關(guān)鍵字： FPGA  圖像格式轉(zhuǎn)換  ASSP  

基于DVI和FPGA的視頻疊加器設(shè)計

  • 摘要：利用FPGA作為主控單元，以數(shù)字視頻接口DVI為視頻接口、TI公司的TFP401和TFP410為視頻信號的編解碼芯片...
  • 關(guān)鍵字： FPGA  最小化傳輸差分信號  

基于FPGA的外部存儲器設(shè)計

  • 摘要：為了提高雷達(dá)海量數(shù)據(jù)的處理速度，采用FPGA設(shè)計了一種高速外部存儲器，通過多次實驗，驗證了設(shè)計方法的可行性。高速外部存儲器可以有效地提高數(shù)據(jù)存儲速度，節(jié)約讀／寫時間，從而滿足信號處理的高速實時的要求
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基于FPGA控制VGA顯示的多通道數(shù)字示波器的設(shè)計

  • 摘要：為了實現(xiàn)對0～1 MHz的信號進(jìn)行測量以及顯示的目的，制作了基于SOPC技術(shù)的VGA顯示數(shù)字存儲示波器。采用硬件與軟件相配合的設(shè)計方法，主要模塊有基于FPGA的最小系統(tǒng)模塊、信號調(diào)理電路模塊、AD采樣模塊、觸發(fā)電路
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基于FPGA的FIR數(shù)字濾波器的優(yōu)化設(shè)計

  • 摘要：提出采用正則有符號數(shù)字量(CSD)編碼技術(shù)實現(xiàn)FIR濾波器。首先分析了FIR數(shù)字濾波器理論及常用設(shè)計方法的不足，然后介紹了二進(jìn)制數(shù)的CSD編碼技術(shù)及其特點，給出了其于CSD編碼的定點常系數(shù)FIR濾波器設(shè)計過程，使用
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