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cpld-pci接口 文章 最新資訊

verilog中阻塞賦值和非阻塞復(fù)制的理解

選擇VHDL或者verilog HDL還是System Verilog？

系統(tǒng)級芯片設(shè)計(jì)語言和驗(yàn)證語言的發(fā)展

FPGA設(shè)計(jì)中關(guān)鍵問題的研究

讓Verilog仿真狀態(tài)機(jī)時(shí)可以顯示狀態(tài)名

基于Nios的DDS高精度信號源實(shí)現(xiàn)

FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享

FPGA基礎(chǔ)入門

基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)

  • 基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì), 摘 要：本文主要介紹了基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)。該設(shè)計(jì)可以做到輸入電流正弦、單位功率因數(shù)、直流母線電壓輸出穩(wěn)定，具有良好的動(dòng)態(tài)性能并可實(shí)現(xiàn)能量的雙向流動(dòng)（即四象限運(yùn)行），最終給出實(shí)驗(yàn)波形，
  • 關(guān)鍵字： DSP  控制器  模擬  信號采集  CPLD  

基于CPLD和AD9857的數(shù)字化多模式調(diào)制單元設(shè)計(jì)

  • 摘要： 介紹了一種跟蹤雷達(dá)數(shù)字化多模式調(diào)制單元的設(shè)計(jì)方案， 給出了使用CPLD和DDS芯片AD9857 (數(shù)字正交上變頻器) 來生成調(diào)制信號的實(shí)現(xiàn)方法， 同時(shí)以脈內(nèi)相位編碼信號和非線性調(diào)頻信號為例， 給出了其軟件實(shí)現(xiàn)方法，
  • 關(guān)鍵字： CPLD  9857  AD  數(shù)字化    

面向超低功耗設(shè)計(jì)的微控制器功效優(yōu)化方案

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計(jì)

  • 0引言近年來，隨著信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日加普遍，以太網(wǎng)被廣泛應(yīng)用到各個(gè)領(lǐng)域。例如在數(shù)據(jù)采集領(lǐng)域，一些小型...
  • 關(guān)鍵字： FPGA  IP  嵌入式  PLD  CPLD  SoC  數(shù)字信號處理  消費(fèi)電子  FPGA  

基于PCI接口芯片外擴(kuò)FIFO的FPGA實(shí)現(xiàn)

基于FPGA的MIII總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計(jì)

FPGA設(shè)計(jì)工具淺談

  • 作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場營銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)...
  • 關(guān)鍵字： FPGA  IP  嵌入式  PLD  CPLD  SoC  數(shù)字信號處理  消費(fèi)電子  FPGA  
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