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EEPW首頁 >> 主題列表 >> cpld-jtag接口

基于CPLD的電子秤邏輯接口設計

  • 借助EDA工具軟件設計了一個邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構硬件數字平臺具有可移植性，使CPU對外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級成為新系統(tǒng)。
  • 關鍵字： 邏輯控制  EDA  CPLD  電子秤  

基于CPLD的電池供電系統(tǒng)斷電電路的設計

  • 今天，大多數的CPLD（復雜可編程邏輯器件）都采用可減少功耗的工作模式，但當系統(tǒng)未使用時，應完全切斷電源以保存電池能量，從而實現很多設計者的終極節(jié)能目標。描述了如何在一片CPLD 上增加幾只分立元件，實現一個節(jié)省電池能量的系統(tǒng)斷電電路。
  • 關鍵字： 按鍵開關矩陣  系統(tǒng)斷電電路  CPLD  

基于CPLD的高效多串口中斷方案

  • 在嵌入式系統(tǒng)中，花費大量的中斷源來擴展串口無疑是大量的資源浪費。針對這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實現高效多串口中斷方案，可以利用單一的中斷源來管理多個擴展串口，并保證多個串口中斷的無漏檢測與服務。
  • 關鍵字： 多串口中斷源  電平轉換  CPLD  

基于CPLD的八段數碼顯示管驅動電路設計

  • 時鐘脈沖計數器的輸出經過3 線—8 線譯碼器譯碼其輸出信號接到八位數碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數據信息Ａ～Ｈ中哪一個，通過八選一數據選擇器的地址碼來選擇，選擇出的數據信息經七段譯碼器譯碼接數碼管的a～g 管腳。這樣八個數碼管就可以輪流顯示八個數字，如果時鐘脈沖頻率合適，可實現八個數碼管同時被點亮的視覺效果。
  • 關鍵字： 八位數碼管  共陰極  CPLD  

基于CPLD的16位高精度數字電壓表設計

  • 傳統(tǒng)的數字電壓表多以單片機為控制核心，采用CPLD進行產品開發(fā)，可以靈活地進行模塊配置，大大縮短了開發(fā)周期，也有利于數字電壓表向小型化、集成化的方向發(fā)展。
  • 關鍵字： 電壓表  控制核心  CPLD  

基于DSP/CPLD的嵌入式儀表硬件平臺

  • 文所要設計的是一種脫機型儀表硬件平臺。平臺應可以滿足一般的數據采集的實時性要求，可以靈活的適用于多種不同的應用場合，可實現多種類型信號的采集和處理，結構小巧緊湊，便于現場處理，還能與PC機或其他設備進行通信和交換數據。對此，我們構建了基于DSP和CPLD技術的硬件平臺。
  • 關鍵字： 圖像采集  儀表硬件平臺  CPLD  

基于CPLD的SDRAM控制器的設計

  • SDRAM的讀寫邏輯復雜，最高時鐘頻率達100 MHz以上，普通單片機無法實現復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價格低等優(yōu)點。因此選用CPLD設計SDRAM接口控制模塊，簡化主機對SDRAM的讀寫控制。通過設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲空間。
  • 關鍵字： 刷新時序  CPLD  SDRAM  

CPLD在高速數據采集系統(tǒng)中的應用

  • CPLD是復雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅動、內含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內均可實現，因而其互連關系簡單，電路的延時就是單元本身和集總總線的延時(通常在數納秒至十數納秒)，并且可以預測。所以CPLD比較適合于邏輯復雜、輸入變量多但對觸發(fā)器的需求量相對較
  • 關鍵字： 高速  數據采集  CPLD  

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

  • 在數字電路設計中，當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因為這種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求不是很高。當對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求較高時，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調試過程相當繁瑣，而且，電路工作
  • 關鍵字： 單穩(wěn)態(tài)  脈沖  CPLD  

基于Verilog HDL的RS-232串口通信在CPLD上的實現

  • 為了實現PC機與CPLD的通信，進行了相應的研究。分析了RS-232C通信協(xié)議，自定義了數據包傳輸格式。根據UART模塊工作狀態(tài)多的特點，應用了有限狀態(tài)機理論進行編程實現。為降低誤碼率，應用16倍頻技術，實現了波特率為9 600 bit／s的串口通信。在Quartus II平臺上用VerilogHDL進行編程，并通過了VC編寫程序的數據傳輸的驗證。研究成果為工程上PC機與嵌入式系統(tǒng)數據傳輸的問題提供了一種解決方法。
  • 關鍵字： 有限狀態(tài)機  數據包  CPLD  

基于CPLD的片內振蕩器設計及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關鍵字： 片內振蕩器  SoC  CPLD  

基于CPLD的數字延遲線設計

  • 如果僅用一個延遲模塊就能同時完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實現數字延遲線的設計的。
  • 關鍵字： 數字延遲線  延遲誤差  CPLD  

基于CPLD的CMI編碼的實現

  • 本文針對光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺，以Max+PlusⅡ為軟件平臺，以VHDL為開發(fā)工具，適合于CPLD實現的CMI編碼器的設計方案。
  • 關鍵字： CMI編碼  光纖通信  CPLD  

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

  • FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應用管腳等。其中有些管腳可有多種用途，所以在設計FPGA電路之前，需要認真的閱讀相應FPGA的芯片手冊。
  • 關鍵字： Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

基于SCF及CPLD的程控濾波電路設計

  • 以MOS開關、電容器和運算放大器為核心的單片集成器件SCF，以其對截止頻率的精確控制，頻率響應特性可大范圍調節(jié)，編程控制簡單，有效解決了模擬濾波器的通帶調節(jié)問題，在濾波電路設計中得到廣泛應用。
  • 關鍵字： SCF  程控濾波電路  CPLD  
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