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臺(tái)積電資本支出解凍　耗資50億新臺(tái)幣采購(gòu)設(shè)備

　　由于臺(tái)積電包括手機(jī)、無(wú)線(xiàn)、繪圖與FPGA(Field Programmable Gate Array)等4大主要芯片客戶(hù)，全數(shù)增加第2季訂單量，使得臺(tái)積電凍結(jié)已久的設(shè)備采購(gòu)規(guī)畫(huà)，終于在近日解凍!臺(tái)積電近期大手筆耗資逾新臺(tái)幣50億元，向設(shè)備原廠(chǎng)添購(gòu)新設(shè)備，估計(jì)約占2009年資本支出10分之1。此外，臺(tái)積電繼向茂德采購(gòu)設(shè)備之后，近期傳出將二手設(shè)備采購(gòu)焦點(diǎn)轉(zhuǎn)向力晶，不過(guò)，臺(tái)積電及力晶均澄清并無(wú)此事。　　臺(tái)積電大客戶(hù)包括恩威迪亞(NVIDIA)、博通(Broadcom)、高通(Qualcomm)及Alte
關(guān)鍵字：臺(tái)積電 FPGA 芯片

Virtex-5FPGA設(shè)計(jì)Gbps無(wú)線(xiàn)通信基站

1、引言　　隨著集成電路(IC)技術(shù)進(jìn)入深亞微米時(shí)代，片上系統(tǒng)SoC（System-on-a-Chip）以其顯著的優(yōu)勢(shì)成為當(dāng)代IC設(shè)計(jì)的熱點(diǎn)。基于軟硬件協(xié)同設(shè)計(jì)及IP復(fù)用技術(shù)的片上系統(tǒng)具有功能強(qiáng)大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著
關(guān)鍵字：基站無(wú)線(xiàn)通信 Gbps 設(shè)計(jì) Virtex-5FPGA Virtex-5 FPGA Gbps 無(wú)線(xiàn)通信基站協(xié)議嵌入式微處理器

KEIL工具可通過(guò)微控制器樣機(jī)系統(tǒng)對(duì)基于CORTEX-M處理器的系統(tǒng)建立樣機(jī)

　　中國(guó)上海，2009年3月31日——ARM公司(倫敦證交所：ARM;納斯達(dá)克：ARMH)近日在于美國(guó)加州圣何塞舉行的嵌入式系統(tǒng)大會(huì)(ESC)上發(fā)布了Keil™ 微控制器樣機(jī)系統(tǒng)(MPS: Microcontroller Prototyping System)，能夠?qū)我划a(chǎn)品中的ARM® Cortex™-M系列處理器以及用戶(hù)定義的外設(shè)進(jìn)行評(píng)估和樣機(jī)建立。Keil MPS是首個(gè)包含了全速的、FPGA形式的Cortex-M0或Cortex-M3處理器的樣
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基于FPGA的8位并行輸入LED掃描控制芯片設(shè)計(jì)

一、介紹
LED(light emitting diode)顯示屏由發(fā)光二極管陣列構(gòu)成。發(fā)光二極管(LED)是一種電流控制器件,具有亮度高、體積小、單色性好、響應(yīng)速度快、驅(qū)動(dòng)簡(jiǎn)單、壽命長(zhǎng)等優(yōu)點(diǎn), 能勝任各種場(chǎng)合實(shí)時(shí)性、多樣性、動(dòng)態(tài)性的
關(guān)鍵字：控制芯片設(shè)計(jì) 掃描 LED FPGA 并行輸入基于 LED大屏幕高灰度顯示掃描 8位并行數(shù)據(jù) FPGA

MC8051單片機(jī)IP核的FPGA實(shí)現(xiàn)與應(yīng)用

分析了與標(biāo)準(zhǔn)805l MCU兼容的MC805l IP核結(jié)構(gòu)原理與設(shè)計(jì)層次，詳細(xì)論述了MC8051 IP核的FPGA實(shí)現(xiàn)與應(yīng)用方法。通過(guò)試驗(yàn)驗(yàn)證，其性能比標(biāo)準(zhǔn)8051 MCU高，方便與系統(tǒng)其他模塊的集成。在各種嵌入式系統(tǒng)和片上系統(tǒng)中使用該IP核具有重要意義。
關(guān)鍵字： 8051 FPGA MC IP核

Altera在天津大學(xué)成立國(guó)內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　2009年3月31號(hào)，北京——Altera公司(NASDAQ: ALTR)今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國(guó)電子科技大學(xué)成立首個(gè)EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來(lái)的國(guó)內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語(yǔ)言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類(lèi)課程設(shè)計(jì)提供支持，Altera®公司的FPGA開(kāi)發(fā)環(huán)境將成為貫穿天津大學(xué)
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基于F2812的監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)

1. 引言傳統(tǒng)的監(jiān)測(cè)系統(tǒng)大多都是在單片機(jī)基礎(chǔ)上開(kāi)發(fā)的。單片機(jī)由于速度慢，運(yùn)算能力弱，實(shí)時(shí)性差，在需要處理大量高速實(shí)時(shí)數(shù)據(jù)的情況下，往往不能達(dá)到要求，而DSP則非常擅長(zhǎng)進(jìn)行高速信號(hào)采集和數(shù)據(jù)處理。因此，本
關(guān)鍵字：設(shè)計(jì) 系統(tǒng) 監(jiān)測(cè) F2812 基于 F2812 DSP CPLD 液晶顯示 SED-1335

CPLD 在線(xiàn)纜快速測(cè)試技術(shù)中的應(yīng)用

1.引言
隨著電子技術(shù)的發(fā)展，復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）以其高速、高可靠以及開(kāi)發(fā)便捷、規(guī)范、能完成任何數(shù)字器件功能的優(yōu)點(diǎn)[1]，越來(lái)越廣泛地應(yīng)用于電子儀器中。線(xiàn)纜的安裝質(zhì)
關(guān)鍵字： CPLD 線(xiàn)纜測(cè)試技術(shù) 中的應(yīng)用

基于FPGA的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的設(shè)計(jì)

0 引言
信息技術(shù)的發(fā)展，特別是各種數(shù)字處理器件處理速度的提高，實(shí)時(shí)處理大量的數(shù)據(jù)已經(jīng)成為現(xiàn)實(shí)。但是，在一些惡劣環(huán)境和數(shù)據(jù)無(wú)法進(jìn)行實(shí)時(shí)傳輸?shù)那闆r下，還必須用到存儲(chǔ)測(cè)試的方法。存儲(chǔ)測(cè)試是指在對(duì)被測(cè)對(duì)象
關(guān)鍵字： FPGA 高速數(shù)據(jù) 采集存儲(chǔ)系統(tǒng)

基于EP1C3T144C8的FPGA的開(kāi)發(fā)板設(shè)計(jì)

O 引言
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VISI)技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小，具有通過(guò)用戶(hù)編程實(shí)現(xiàn)專(zhuān)門(mén)應(yīng)用的的功能。
關(guān)鍵字： 144C T144 FPGA 144

一種基于FPGA并行流水線(xiàn)的FIR濾波器設(shè)計(jì)方案

1 Fir濾波器原理
有限沖激響應(yīng)(FIR)數(shù)字濾波器和無(wú)限沖激響應(yīng)(IIR)數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡(jiǎn)單，但它相位的非線(xiàn)性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾
關(guān)鍵字： FPGA FIR 并行流水線(xiàn)

基于PCI總線(xiàn)和CPLD的任意信號(hào)發(fā)生器設(shè)計(jì)

摘要：設(shè)計(jì)并實(shí)現(xiàn)了基于PCI總線(xiàn)和CPLD技術(shù)，通過(guò)用戶(hù)軟件控制多種類(lèi)型、參數(shù)信號(hào)生成的信號(hào)發(fā)生器，詳細(xì)介紹了設(shè)計(jì)中主要軟、硬件的設(shè)計(jì)實(shí)現(xiàn)方法。本系統(tǒng)可以方便地實(shí)現(xiàn)各種常見(jiàn)的電磁信號(hào)的生成，并可以在本系統(tǒng)的基
關(guān)鍵字： CPLD PCI 總線(xiàn) 信號(hào)發(fā)生器

基于Matlab和FPGA的FIR數(shù)字濾波器設(shè)計(jì)及實(shí)現(xiàn)

摘要：基于FIR數(shù)字濾波器的原理和層次化、模塊化設(shè)計(jì)思想，結(jié)合Altera公司的CycloneII系列FPGA芯片，提出了FIR數(shù)字濾波器的實(shí)現(xiàn)硬件方案，給出了采用Matlab、QuartusⅡ設(shè)計(jì)及實(shí)現(xiàn)32階低通FIR濾波器的方法步驟，仿真及
關(guān)鍵字： Matlab FPGA FIR 數(shù)字

關(guān)于單片機(jī)脈沖信號(hào)源的CPLD實(shí)現(xiàn)方法

單片機(jī)產(chǎn)生的脈沖信號(hào)源由于是靠軟件實(shí)現(xiàn)的，所以輸出頻率及步進(jìn)受單片機(jī)時(shí)鐘頻率、指令數(shù)和指令執(zhí)行周...
關(guān)鍵字：單片機(jī) 脈沖信號(hào)源 CPLD 實(shí)現(xiàn)方法

2009年3月30日，Altera在天津大學(xué)成立國(guó)內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　Altera公司今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國(guó)電子科技大學(xué)成立首個(gè)EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來(lái)的國(guó)內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語(yǔ)言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類(lèi)課程設(shè)計(jì)提供支持，Altera®公司的FPGA開(kāi)發(fā)環(huán)境將成為貫穿天津大學(xué)電子工程類(lèi)專(zhuān)業(yè)本科和研究生教育階段的實(shí)驗(yàn)平臺(tái)。　　作為全球領(lǐng)先的可編程邏輯器件
關(guān)鍵字： Altera FPGA SOPC