asic-to-fpga 文章 最新資訊
Coware助力國內(nèi)SoC設計
- 隨著SoC設計的發(fā)展,ESL(電子系統(tǒng)級)設計成為大家關注的焦點。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學。業(yè)內(nèi)許多電子產(chǎn)品和器件制造商正在將他們的設計轉(zhuǎn)向ESL,他們認為,這是唯一能夠管理如今產(chǎn)品中日益復雜的硬件和嵌入式軟件的方法。 Coware公司是領先的ESL軟件工具和服務的供應商,他們提供的技術和服務能夠創(chuàng)建電子系統(tǒng)的算法和架構(gòu)模型,使客戶能夠及早對系統(tǒng)進行評估和優(yōu)化,并順利地進行軟件開發(fā)和硬件實現(xiàn)。Coware主要提供4個方面的ESL工
- 關鍵字: Coware SoC ASIC
基于FPGA的毫米波多目標信號形成技術的研究
- 毫米波多目標信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達多目標回波信號,在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調(diào)試,便于制導武器的性能測試,大大加快新武器的研制進程。毫米波多目標信號產(chǎn)生的關鍵是要求回波信號距離分辨率極高,常規(guī)的多目標信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標之間的延時,其控制不靈活,并且有些延時線需要接ECL電源,使用不方便也增加了設計的復雜度。使用分立元件實現(xiàn)延時則使電路元件過多,電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法
- 關鍵字: FPGA
FPGA 設計的四種常用思想與技巧
- 本文討論的四種常用FPGA/CPLD設計思想與技巧:乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化,都是FPGA/CPLD 邏輯設計的內(nèi)在規(guī)律的體現(xiàn),合理地采用這些設計思想能在FPGA/CPLD設計工作種取得事半功倍的效果。 FPGA/CPLD的設計思想與技巧是一個非常大的話題,由于篇幅所限,本文僅介紹一些常用的設計思想與技巧,包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意,如果能有意識地利用這些原則指導日后的設計工作,將取得事半功倍的效果! 乒乓操作
- 關鍵字: FPGA 嵌入式
大型設計中FPGA的多時鐘策略
- 利用FPGA 實現(xiàn)大型設計時,可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路,這種多時鐘FPGA 設計必須特別小心,需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設計和時鐘/數(shù)據(jù)關系。設計過程中最重要的一步是確定要用多少個不同的時鐘,以及如何進行布線,本文將對這些設計策略深入闡述。 FPGA 設計的第一步是決定需要什么樣的時鐘速率,設計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定,如果P 大于時鐘周期T,則當信號在一個觸發(fā)
- 關鍵字: FPGA 嵌入式
自適應算術編碼的FPGA實現(xiàn)
- 算術編碼是一種無失真的編碼方法,能有效地壓縮信源冗余度,屬于熵編碼的一種。算術編碼的一個重要特點就是可以按分數(shù)比特逼近信源熵,突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進行算術編碼,往往需要兩個過程,第一個過程是建立信源概率表,第二個過程是對信源發(fā)出的符號序列進行掃描編碼。而自適應算術編碼在對符號序列進行掃描的過程中,可一次完成上述兩個過程,即根據(jù)恰當?shù)母怕使烙嬆P秃彤斍胺栃蛄兄懈鞣柍霈F(xiàn)的頻率,自適應地調(diào)整各符號的概率估計值,同時完成編碼。盡管從編碼效率上看不如已
- 關鍵字: FPGA 嵌入式
基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)
- 提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設計方案,并對其中的低電壓差分信號(LVDS)傳輸方式、FPGA功能模塊以及USB傳輸模塊等進行了介紹。
- 關鍵字: FPGA USB 高速數(shù)據(jù)傳輸 記錄
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