asic ip 文章最新資訊

晨星半導(dǎo)體獲MIPS處理器IP授權(quán)

　　為數(shù)字消費(fèi)、家庭網(wǎng)絡(luò)、無線、通信和商業(yè)應(yīng)用提供業(yè)界標(biāo)準(zhǔn)處理器架構(gòu)與內(nèi)核的領(lǐng)導(dǎo)廠商美普思科技公司(MIPS Technologies, Inc., 納斯達(dá)克代碼：MIPS)宣布，全球領(lǐng)先的數(shù)字電視IC供應(yīng)商晨星半導(dǎo)體(MStar Semiconductor)獲得其多線程MIPS32TM 34Kf™ Pro可合成處理器內(nèi)核授權(quán)，用來開發(fā)新一代設(shè)備。34Kf內(nèi)核包括一個(gè)浮點(diǎn)單元，可為圖形密集型功能提供增強(qiáng)的性能，對(duì)連網(wǎng)數(shù)字電視及Java、JavaScript、Adobe® Flash&r
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邁向先進(jìn)制程 PLD商機(jī)更加龐大

　　在過去的幾年間，整個(gè)半導(dǎo)體產(chǎn)業(yè)面臨著巨幅的衰退，然而，這個(gè)衰退現(xiàn)象卻為可編程邏輯組件(PLD)產(chǎn)業(yè)帶來了實(shí)質(zhì)的絕佳成長(zhǎng)機(jī)會(huì)。雖然PLD公司之間的競(jìng)爭(zhēng)仍然相當(dāng)激烈，但ASIC仍然是主要的競(jìng)爭(zhēng)對(duì)手，如今，這種競(jìng)爭(zhēng)現(xiàn)象已經(jīng)快速轉(zhuǎn)變?yōu)槭袌?chǎng)強(qiáng)烈喜好可編程解決方案的傾向。　　目前，以先進(jìn)制程來實(shí)行ASIC設(shè)計(jì)的成本，已經(jīng)約是十年前的三倍，面對(duì)這些開發(fā)成本的劇幅提升，許多ASIC設(shè)計(jì)師迫使必須仰賴具有合理的經(jīng)濟(jì)性、但在制程技術(shù)落后的方案。采用較舊的技術(shù)會(huì)有效能上的劣勢(shì)，例如將會(huì)限制住ASIC設(shè)計(jì)師在先進(jìn)設(shè)計(jì)中支
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基于Blackfin Lockbox的IP保護(hù)技術(shù)

基于Blackfin Lockbox的IP保護(hù)技術(shù), 隨著集成電路芯片技術(shù)的飛速發(fā)展、電子產(chǎn)品設(shè)計(jì)業(yè)也越來越開放，很多硬件解決方案已經(jīng)成為公開的資料，產(chǎn)品設(shè)計(jì)者的核心技術(shù)往往集中在嵌入式軟件內(nèi)。然而，在行業(yè)競(jìng)爭(zhēng)日益激烈的今天，很多公司發(fā)現(xiàn)自己的產(chǎn)品投
關(guān)鍵字：保護(hù) 技術(shù) IP Lockbox Blackfin 基于

Xilinx的CEO談半導(dǎo)體業(yè)的進(jìn)步論

　　Xilinx的CEO Moshe Gavrielov在接受電子周刊的獨(dú)家系列釆訪時(shí)，談到從過去的12個(gè)月到未來semi工業(yè)面臨的挑戰(zhàn)與機(jī)會(huì)。　　從2009年開始過去半導(dǎo)體工業(yè)的那種類推模式的發(fā)展已不能適用于目前的半導(dǎo)體公司及未來的全球電子市場(chǎng)的生存需要。　　此次經(jīng)濟(jì)的下降周期加速了技術(shù)與貿(mào)易挑戰(zhàn)，同時(shí)由于產(chǎn)品可移動(dòng)性和無限連結(jié)的市場(chǎng)需求，使得產(chǎn)品設(shè)計(jì)的復(fù)雜性和風(fēng)險(xiǎn)度提高。所以要求設(shè)計(jì)公司必須提高產(chǎn)品進(jìn)入市場(chǎng)的精準(zhǔn)度，嚴(yán)格控制成本開支，尤其是在ASIC和ASSP電路設(shè)計(jì)中必須重視的工程費(fèi)用的不斷
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華虹NEC推出高效nvSOC產(chǎn)品原型平臺(tái)

　　世界領(lǐng)先的純晶圓代工廠之一，上海華虹NEC電子有限公司(以下簡(jiǎn)稱“華虹NEC”)日前宣布成功推出nvSOC產(chǎn)品原型平臺(tái)，這一平臺(tái)的推出可以幫助客戶高效創(chuàng)建SOC和ASIC原型，大大縮短客戶SOC產(chǎn)品開發(fā)周期和減少設(shè)計(jì)風(fēng)險(xiǎn)。　　nvSOC平臺(tái)的硬件主要由通用FPGA芯片和華虹NEC特有的平臺(tái)核心IP芯片構(gòu)成，其中平臺(tái)核心IP芯片是指集成了華虹NEC 某一種NVM(Non Volatile Memory, 包括Flash，EEPROM，OTP等)工藝平臺(tái)的NVM模塊和基礎(chǔ)模擬/
關(guān)鍵字：華虹NEC 晶圓代工 SOC ASIC

基于IP的電子白板系統(tǒng)的設(shè)計(jì)

隨著我國(guó)教育科研網(wǎng)（CERNET）的不斷普及和推廣使用，許多高等學(xué)校將遠(yuǎn)程網(wǎng)絡(luò)教育作為輔助教學(xué)的一個(gè)重要手段。網(wǎng)絡(luò)教育的基礎(chǔ)是建立網(wǎng)絡(luò)教室系統(tǒng)，其中，傳統(tǒng)的黑板被電子白板所替代，電子白板不僅可以滿足教師的需
關(guān)鍵字：設(shè)計(jì) 系統(tǒng) 電子白板 IP 基于

IP的一體化呼叫中心解決的方案

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： IP 一體化呼叫中心網(wǎng)絡(luò)結(jié)構(gòu)

基于ARM微處理器TCP／IP協(xié)議棧LwlP實(shí)現(xiàn)

基于ARM微處理器TCP／IP協(xié)議棧LwlP實(shí)現(xiàn),0 引言
隨著嵌入式系統(tǒng)與網(wǎng)絡(luò)的日益結(jié)合，越來越多的嵌入式設(shè)備需要實(shí)現(xiàn)Internet網(wǎng)絡(luò)化，支持嵌入式設(shè)備接入網(wǎng)絡(luò)，已成為嵌入式領(lǐng)域重要的研究方向。而目前嵌入式系統(tǒng)中大量應(yīng)用低速處理器，受內(nèi)存和速度限制
關(guān)鍵字：協(xié)議 LwlP 實(shí)現(xiàn) IP TCP ARM 微處理器基于

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計(jì)

　　IP over SDH(PoS)技術(shù)是通過SDH提供的高速傳輸通道直接傳送IP分組,它位于數(shù)據(jù)傳輸骨干網(wǎng),使用點(diǎn)到點(diǎn)協(xié)議PPP將IP數(shù)據(jù)包映射到SDH幀上,按各次群相應(yīng)的線速率進(jìn)行連續(xù)傳輸,其網(wǎng)絡(luò)主要由大容量的高端路由器經(jīng)由高速光
關(guān)鍵字： ASIC FPGA IPv6 PoS

在FPGA上對(duì)OC8051IP核的修改與測(cè)試

引言
20世紀(jì)80年代初，Intel公司推出了MCS-51單片機(jī)，隨后Intel以專利轉(zhuǎn)讓的形式把8051內(nèi)核發(fā)布給許多半導(dǎo)體廠家，從而出現(xiàn)了許多與MCS-51系統(tǒng)兼容的產(chǎn)品。這些產(chǎn)品與MCS-51的系統(tǒng)結(jié)構(gòu)相同，采用CMOS工藝，因
關(guān)鍵字： FPGA 8051 OC IP

Gartner：今年半導(dǎo)體創(chuàng)業(yè)公司籌資逾7.5億美元

　　據(jù)國(guó)外媒體報(bào)道，美國(guó)市場(chǎng)研究公司Gartner表示，全球半導(dǎo)體創(chuàng)業(yè)公司今年以來總計(jì)籌集了超過7.5億美元資金，但其中約四分之一的投資來自于大型半導(dǎo)體公司旗下風(fēng)投部門等戰(zhàn)略投資者。　　Gartner指出，在過去的這一年，風(fēng)投公司主要青睞投資后期創(chuàng)業(yè)公司，與去年相比，今年獲得投資的創(chuàng)業(yè)公司數(shù)量明顯下降。每家公司獲得的投資金額最高為4000萬美元，平均為1430萬美元。　　Gartner表示，在獲得投資的創(chuàng)業(yè)公司中，70%為無晶圓廠芯片公司，14%為EDA(電子設(shè)計(jì)自動(dòng)化)公司，7%為IP公司，5%
關(guān)鍵字：半導(dǎo)體 IP OEM

基于SoC的音頻IP模塊設(shè)計(jì)

隨著集成電路設(shè)計(jì)技術(shù)和深亞微米制造技術(shù)的發(fā)展，集成電路已進(jìn)入了片上系統(tǒng)時(shí)代。由于SoC結(jié)構(gòu)極其復(fù)雜，對(duì)于設(shè)計(jì)者而言，數(shù)百萬門規(guī)模的系統(tǒng)級(jí)芯片設(shè)計(jì)不可能一切從頭開始，隨著集成電路設(shè)計(jì)技術(shù)的發(fā)展，IP核的
關(guān)鍵字：模塊設(shè)計(jì) IP 音頻 SoC 基于音頻

基于NCO IP core的Chirp函數(shù)實(shí)現(xiàn)設(shè)計(jì)

首先分析Chirp函數(shù)在頻域上的一般特性，并且分析Altrea公司提供的數(shù)控振蕩器知識(shí)產(chǎn)權(quán)核(NCO IP core)的輸入／輸出特性，通過MegaCore環(huán)境確定其輸入控制字，通過外圍邏輯電路實(shí)時(shí)向NCO IP core調(diào)入控制頻率控制字以達(dá)到改變輸出頻率的目的，并通過在示波器上觀測(cè)FPGA的運(yùn)行情況，驗(yàn)證了該設(shè)計(jì)具有很好的輸出效果。
關(guān)鍵字： Chirp core NCO IP

基于ASIC設(shè)計(jì)的手工綜合研究

針對(duì)IC前端設(shè)計(jì)中的關(guān)鍵技術(shù)，即將寄存器傳輸級(jí)(RTL)描述的手工綜合成門級(jí)網(wǎng)表，通過人工參與的方式，運(yùn)用數(shù)字電路設(shè)計(jì)知識(shí)將行為級(jí)代碼用一些最基本的邏輯門(比如與非門、非門、或非門等)按照時(shí)應(yīng)的綜合電路模型得出其相應(yīng)的門級(jí)電路。在ASIC設(shè)計(jì)過程中運(yùn)用這種方法，不僅優(yōu)化電路的結(jié)構(gòu)，且能保證邏輯功能的正確性，同時(shí)可降低傳輸過程中的延遲，提高芯片設(shè)計(jì)的可靠性。因此，研究ASCI設(shè)計(jì)中的手工綜合具有重要的實(shí)用價(jià)值。
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首款串行 RapidIO 2.1 IP 解決方案(Altera)

Altera 公司宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場(chǎng)日益增長(zhǎng)的帶寬和可靠性需求。該
關(guān)鍵字： RapidIO Altera 2.1 IP