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差錯控制編碼技術 文章 最新資訊

基于歐氏算法的RS硬件解碼方案的FPGA實現(xiàn)

  • 在通信系統(tǒng)中應用廣泛。由于RS碼的譯碼復雜度高，數(shù)字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現(xiàn)，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現(xiàn)了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數(shù)可以根據(jù)需要靈活設置。
  • 關鍵字： RS編譯碼  差錯控制編碼技術  FPGA  
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差錯控制編碼技術介紹

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