基于FPGA的錯(cuò)誤檢測(cè)與自動(dòng)糾正的設(shè)計(jì)實(shí)現(xiàn) 作者： 時(shí)間：2012-03-11 來(lái)源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對(duì)面交流海量資料庫(kù)查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> CPU，可能需要插入等待周期等等，但由于采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，有很大的靈活性，稍加改動(dòng)就可以滿足不同場(chǎng)合的需求 上一頁(yè) 1 2 3 下一頁(yè)
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